大资本配资台积电大力发展的SoW，是什么？

（原标题：台积电大力发展的SoW大资本配资，是什么？）

公众号记得加星标??，第一时间看推送不会错过。

台积电正积极研发先进封装技术“晶圆系统（SoW：system over wafer）”，将超大规模、超高速系统集成在直径300毫米的大尺寸硅晶圆或相同直径的圆盘状载体（支撑体）上。SoW通过将多个硅片或微型模块以二维矩阵排列，兼具超大规模、超高速的运算能力、高速、高密度的数据传输，以及降低功耗。

将“InFO”技术应用于低成本、高性能大封装

SoW技术的起源，在于台积电针对移动处理器所研发的小型化、薄型化封装技术“InFO（Integrated Fan-Out）”，俗称“FO-WLP（Fan Out-Wafer Level Package）”。

2020年前后，台积电为高性能大规模逻辑（FPGA、GPU等）提供了“CoWoS（晶圆上芯片）”封装技术，该技术利用硅中间基板（Si interposer）实现硅片（水平排列的芯片）之间的高密度连接。与此同时，台积电还准备并量产了“InFO_oS（晶圆上芯片）”封装技术，该技术利用InFO技术实现硅片之间的高密度连接，作为高性能大规模逻辑的低成本封装。

InFO_oS 的优势在于尺寸扩展相对容易，并且通过为封装基板选择 InFO 的 RDL，可以制作超多层布线板。2018 年开始量产尺寸为光罩尺寸 1.5 倍的 InFO_oS。

InFO_SoW是InFO技术在大型晶圆尺寸封装中的应用

InFO_SoW 是将 InFO_oS 的基板尺寸（RDL 尺寸）扩展至直径 300 毫米的硅晶圆尺寸。InFO 的精细高密度再分布层 (RDL) 扩展至晶圆尺寸，并将众多硅芯片面朝下（硅芯片的电路面朝向 RDL）放置在 RDL 上。将电源模块和包含输入/输出 IC 的连接器安装在放置硅芯片的 RDL 背面，即可形成系统模块。

InFO_SoW 的基本结构。KGD被布置在直径约 300 毫米的 RDL 上。RDL 基于六层布线，设计规则截然不同：硅片侧三层为 5/5μm（宽度/间距），另一侧三层为 15/20μm（宽度/间距）。散热采用水冷，据称可承受约 7,000W 的功耗。

人工智能硬件开发商 Cerebras Systems（以下简称 Cerebras）已将 InFO_SoW 技术应用于其深度学习加速器“WSE（晶圆级引擎）”。WSE 技术概述于 2019 年 8 月举行的高性能处理器技术国际会议 Hot Chips 上发布，并在高性能处理器开发界引起了轰动。该公司还于 2019 年 8 月 19 日在新闻稿中正式宣布了 WSE 的开发。

这是 Cerebras Systems 开发的深度学习加速器 Cerebras WSE（晶圆级引擎）的外部照片。其面积高达 46,225 平方毫米（215 平方毫米）。这是安装电源模块和冷却板之前的状态。左下角的照片展示了另一家公司顶级 GPU 的封装。硅片面积为 815 平方毫米

台积电的 InFO_SoW 与 Cerebras 的 WSE 之间的区别

InFO_SoW 技术和 WSE 技术并不完全相同。最大的区别在于它们处理硅片的方式。InFO_SoW 技术假设芯片为小芯片，将许多使用不同制造技术制造的微型芯片（已确认良好的微型芯片）安装在晶圆大小的 RDL 上。而 WSE 技术则在直径为 300 毫米的硅晶圆上一次性制造 84 个微型芯片。这 84 个微型芯片通过划线连接，整体形状呈方形。

在 AI 处理器核心级对所有微型芯片进行测试后，会在微型芯片表面形成连接微型芯片之间以及处理器核心之间的布线（将成为 RDL 的一部分）。这种布线至关重要。测试中被判定为有缺陷的核心将被移除，并替换为冗余核心（在测试中被判定为良好）。换句话说，预计在测试后才能确定 RDL 中微型芯片表面侧的布线布局。

测试中检测到的故障核心通过布线与冗余核心互换。左侧为未检测到故障核心的情况。冗余核心（顶行）未使用。右侧为检测到故障核心的情况。故障核心与冗余核心通过改变布线布局进行互换

这只是猜测，但他们可能会制作一块略大于微型芯片组的方形 RDL 板，或者将预制的 RDL 板连接到微型芯片组上。RDL 板的尺寸为 215 毫米见方，其外接圆直径为 304 毫米，略大于 300 毫米晶圆。Cerebras 发布的 WSE 照片包含 RDL 板，上面有许多通孔。这些通孔被认为是用来机械连接上下电源模块、连接器和冷却板的。

比较了 InFO_SoW 和 WSE 技术的结构。为了便于比较，WSE 技术的结构图被上下颠倒

InFO_SoW 在 WSE 的三代产品中继续使用

Cerebras 在 2019 年 8 月发布 WSE 之后，又于 2021 年 4 月发布了第二代晶圆级处理器 WSE-2，并于 2024 年 5 月发布了第三代晶圆级处理器 WSE-3。两代产品均采用台积电的 InFO_SoW 技术，WSE 的尺寸（215 平方毫米）和芯片数量（84 个）保持不变。

最大的区别在于硅芯片的制造技术。第一代采用 16nm 工艺，对于 2019 年来说相当适中。2021 年发布的第二代 WSE-2 将微型化提升到了一个新的水平，并采用了 7nm 工艺。2024 年发布的第三代 WSE-3 选择了 5nm 工艺，进一步实现了微型化。因此，第三代的晶体管数量增加到 4 万亿，是第一代 1.2 万亿的 3.3 倍多。

Cerebras 开发的 WSE 概述

较短的垂直电源线有助于稳定电压并降低功耗

Cerebras三代WSE都采用了300mm晶圆InFO_SoW技术，这体现出直径大于300mm的晶圆并不存在，目前终极的大规模电路模块是InFO_SoW技术。

其基本性能是，与采用中间基板的多芯片模块 (MCM) 相比，硅片间的布线宽度/间距减少一半，布线密度增加一倍，单位长度的数据传输率增加一倍。最大的区别在于电源阻抗，仅为 MCM 的 1/33。这是因为，原则上，215 毫米见方的 RDL 层的整个背面都可以在电源模块中布局，而且由于电源布线是垂直（纵向）的，因此布线长度极短。低电源阻抗对稳定电源电压和降低功耗贡献巨大。

带有中间基板的多芯片模块 (MCM)（左）与 InFO_SoW（右）的比较

InFO_SoW 技术的基本性能

台积电还在开发下一代 InFO_SoW 技术，称之为“SoW-X (eXtreme)”。台积电最近还将之前开发的 InFO_SoW 技术更名为“SoW-P”。

台积电的先进封装技术及其名称

SoW-P 和 SoW-X 的区别在于，前者分布在同一处理器上，而后者分布在处理器（或 SoC）和内存模块上。

https://pc.watch.impress.co.jp/docs/column/semicon/2028206.html

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

今天是《半导体行业观察》为您分享的第4084期内容，欢迎关注。

加星标??第一时间看推送，小号防走丢

求推荐大资本配资

简配资提示：文章来自网络，不代表本站观点。